reklama
Aktuality  |  Články  |  Recenze
Doporučení  |  Diskuze
Grafické karty a hry  |  Procesory
Storage a RAM
Monitory  |  Ostatní
Akumulátory, EV
Robotika, AI
Průzkum vesmíru
Digimanie  |  TV Freak  |  Svět mobilně

Cadence už nabízí designovací sadu pro rozhraní PCIe 6.0

5.11.2021, Jan Vítek, aktualita
Cadence už nabízí designovací sadu pro rozhraní PCIe 6.0
Sotva před několika týdny organizace PCI SIG vypustila do světa finální návrh specifikací rozhraní PCIe 6.0 a už tu máme od Cadence designovou sadu, díky níž mohou firmy vyvíjet a testovat své implementace.
Čirou náhodou máme zrovna od včerejšího dne možnost pořídit si počítačovou sestavu nabízející rozhraní PCIe 5.0. Jde o desky se Z690 pro procesory Intel Alder Lake-S, jenomže menší problém je, že na trhu zatím není vůbec žádné příslušné zařízení, které by také podporovalo PCIe 5.0, takže tuto novinku zatím vyzkoušet nelze. Je přitom možné, že jako první ji nabídne NVIDIA se svou údajnou GeForce RTX 3090 Ti, ale to až v příštím roce, kdy by se měly objevit také SSD pro PCIe 5.0. Ta ale v případě Alder Lake-S budeme muset instalovat do hlavního či sekundárního slotu PCIe x16, neboť vyhrazené linky pro SSD jsou na těchto procesorech pouze ve verzi PCIe 4.0. 
 
 
S využitím sady od Cadence tak mohou firmy již nyní vyvíjet své implementace rozhraní PCIe 6.0, které tentokrát již s využitím čtyřúrovňové pulzní amplitudové modulace (PAM4 známá i z pamětí GDDR6X) opět zdvojnásobuje přenosovou kapacitu, a to na obousměrných 64 GT/s. 
 
S využitím této sady by tak firmy mohly připravit své produkty pro vypuštění možná už v příštím roce, ale spíše to bude v roce 2023, což ovšem i tak představuje oproti předchozím letům přímo raketový vývoj rozhraní PCIe.
 
Cadence samo tu využilo testovací čip vyrobený pomocí 5nm procesu firmy TSMC. Zahrnut je tu příslušný kontroler a DSP s fyzickým rozhraním (PHY), přičemž kontroler podporuje až 1024bitovou architekturu s konfigurací až x16 linek a vedle PAM4 i další vlastnosti nového rozhraní, jako je low-latency forward error correction (FEC), režim kódování FLIT pro nízké latence a vysokou efektivitu a pak také tu je s FLIT spojený režim napájení L0p.
 
Cadence může předpokládat, že jeho sadu využijí především výrobci různých akcelerátorů pro AI, hluboké učení a obecně pro HPC účely, samozřejmě i výrobci grafických čipů a karet, dále SSD kontrolerů či různých ASIC a čipů, které obecně dokáží využít vysokou datovou propustnost. 
 
V případě PC asi nelze počítat s tím, že PCIe 6.0 bude brzy adoptována. Intel sám má čerstvě na trhu platformu pro PCIe 5.0, kterou hodlá alespoň jednou oprášit a teoreticky by mohl na PCIe 6.0 přejít v roce 2023, kdy přijdou procesory Meteor Lake. Těžko k tomu bude mít nějaký závažný důvod, ale uvidíme. AMD je přitom dnes už pozadu, což samozřejmě vzhledem k absenci hardwarových komponent pro PCIe 5.0 zatím vůbec nevadí. Tato firma by pak měla právě PCIe 5.0 využít v příštím roce díky nástupu Zen 4 a AM5 a pak se uvidí.  


reklama