AMD připravuje novou architekturu procesorů Zen 5, na které se má pracovat už od roku 2020-2021. Poslední informace hovoří např. o změnách ve struktuře pamětí cache. L3 cache byla v Zenu a Zenu 2 rozdělena na 16MB bloky pro každé ze dvou CCX v jednom CCD (tedy přímo přístupná jen 4 jádrům z 8). Zen 3 a Zen 4 přinesly monolitickou L3 cache s kapacitou 32 MB pro všech 8 jader v rámci jednoho CCD. Nyní by se tu měla objevit jakási "žebříková" cache. Nová struktura má snižovat latenci a zrychlit komunikaci mezi jádry. Jaká bude kapacita L3 v rámci jednoho CCD, to zatím není známo.
Zajímavé je to ale i v oblasti L2 cache. Tady se hovoří o navýšení kapacity ze současného 1 MB na jádro. Existují prototypy s 2 MB a dokonce i 3 MB L2 cache na jádro. V prvním případě se vícevláknový výkon (IPC) zvyšuje o 4 %, 3MB cache ho zvýšila dokonce o 7 %. Otázkou je, ke které variantě se AMD nakonec přikloní, aby to dávalo smysl i z hlediska ceny procesorů. Pokud jde o jednovláknové aplikace, zde 2MB i 3MB varianta přinesla jen velmi mírný 1% nárůst výkonu. Latence L2 cache by měla zůstat nezměněná.
AMD Zen 5 by se měl objevit v roce 2024 a přijít ve třech variantách Zen 5, Zen 5 V-Cache a Zen 5C. Vedle lepší cache má přinést i další vylepšení zvyšující např. efektivitu. Dostane se i na integrovaný čip pro zpracovávání algoritmů umělé inteligence a strojové učení obecně.
Zdroj: wccftech.com
.jpg)
