Intel Client 2.0: modulární a konfigurovatelné procesory tvořené čiplety

Intel Client 2.0 tak představuje budoucnost procesorů či SoC určených pro běžné počítače. Intel přitom dříve ukazoval heterogenní designy takto: 

 

 

Na tomto snímku už v podstatě není nic úžasného, neboť jde pouze o rozšíření designu, který už nabízí AMD v rámci svých nejnovějších procesorů se Zen 2. To včetně čipů tvořených odlišnými procesy a rozdíl je pouze ten, že Intel chce využít pokročilejší způsoby jejich propojení, a to zvláště technologie Foveros a EMIB. Ale i ty už známe z praxe a právě tento design představuje jen mezistupeň na cestě ke Client 2.0. 

 

 

Na konci této cesty tak nemají být jen čiplety, které půjde označit za celé CPU, GPU či I/O. Půjde o modulární čiplety, které by tak šlo poskládat vedle sebe a vzájemně propojit do jednoho celku s ohledem na to, zda chceme SoC s více CPU jádry, silnější grafikou, bohatou I/O výbavou, nebo snad vyváženou nabídkou všeho. 

 

Intel také ukazuje, že monolity jsou vyvíjeny 3 až 4 roky a nalézají se v nich stovky chyb, na které přichází buď sám, anebo jeho partneři. Díky čipletům v dnešní podobě se doba vývoje zkracuje o roky a počet chyb řádově klesá, ovšem díky ještě menším modulárním čipletům to může být ještě kratší vývoj a méně chyb. Intel se navíc může pak rozhodnout k velice snadnému upgradu a nemusí jít jen o CPU jádra, ale třeba o další nálož linek rozhraní PCIe, které do designu přidá díky dalšímu malému chipletu. Pak ale vyvstává otázka, jak to všechno propojit a jaká budou možná omezení, neboť asi nelze čekat, že se budou moci propojit libovolné dva čiplety. 

 

 

Hlavní myšlenka je ale jasná a dostatečně dobře ji znázorňuje další obrázek, který ukazuje různé koncové produkty vytvořené ze stejných komponent. Herní SoC tak bude mít silnou grafiku, procesor pro pracovní sestavy zase vyvážené zastoupení CPU a GPU jader, podnikové PC zase bude potřebovat silnou AI část, a tak dále. Navíc nám tu ještě pod čiplety vykukuje In-Package Memory, což by ale neměla být hlavní paměť RAM, která je ukázána vedle jako samostatná část, stejně jako paměť pro ukládání dat. 

 

In-Package Memory by tak mohla být jakási objemná SRAM cache, která by posloužila především grafice, pro niž propustnost běžných RAM nestačí a stačit nebude ani po nástupu generace DDR5. A zároveň tak půjde i o základový interposer, čili o velice zajímavou a důležitou část celého SoC, která by měla propojovat všechny čiplety nahoře. Opět se nám tím vrací téma tzv. inteligentních či aktivních interposerů, které nebudou jako ty dnešní sloužit jen jako husté datové a napájecí spoje. Na podrobnosti si ale ještě počkáme. 

 

 

Z toho všeho je jasné, že díky ještě menším čipletům tu bude i pozitivní vliv na výtěžnost čipů, i když přílišné zmenšování může naopak působit kontraproduktivně, a to když už žádná část z daného čipletu nebude postradatelná a jakákoliv výrobní chyba způsobí, že nebude vůbec použitelný. Jako výhoda je tu bez debat škálovatelnost návrhů, možnost vybrat si pro každý čiplet nejvhodnější výrobní technologii a samozřejmě zvyšování stropu pro maximální teoretický výkon. 

 

Na druhou stranu bude proces pouzdření mnohem náročnější a je tu otázka, jak efektivní bude komunikace mezi nimi v porovnání s čistými monolity. Jisté je, že s využitím interposeru či EMIB by měla být mnohem efektivnější v porovnání s prostými spoji v substrátu, které využívají dnešní procesory AMD. Intel sám uvádí, že aby tuto vizi realizoval, bude zapotřebí vyvinout nové standardy, komunikační protokoly a technologie pro pouzdření a ostatně jde o téma, které bude aktuální nejdříve v době jeho výrobní technologie 7nm+, čili nejdříve za tři roky. 

 

Zdroj: Anandtech