Intel Sapphire Rapids vyfocen a popsán: čtyři čipy a deset můstků

Dobře víme, že procesory Sapphire Rapids budou tvořeny čtyřmi čipy, respektive dlaždicemi a vedle toho by měly využívat ještě malé FPGA a v některých verzích pak dokonce využijí také paměti HBM2e. Sám Intel přitom na ISSCC 2022 ukázal snímky těchto procesorů, respektive samotných čtyř čipů, které jsou umístěny hned vedle sebe do čtverce a propojují je už dobře známé křemíkové můstky EMIB umístěné vespod v procesorové destičce. 

 

 

Už z Intelem zveřejněného snímku je zřejmé, že tu máme v podstatě čtyřikrát zkopírovaný stejný čip, který je ale ve dvou případech zrcadlově obrácen, takže ve skutečnosti tu Intel bude asi vyrábět dva stejné, ale přece jenom různé čipy, z nichž bude skládat výsledné procesory Sapphire Rapids. 

 

Hned také vidíme, že tu máme vertikálně umístěno celkem šest a horizontálně čtyři můstky EMIB, což jsou zajímavé počty, které naznačují, že by dva horizontálně sousedící čipy mohly mít k dispozici vyšší propustnost než dva vertikálně sousedící. Stále ale samozřejmě platí, že každá dlaždice má k dispozici právě pět můstků EMIB, ale to platí i o veškerých jiných hardwarových zdrojích, pokud ty nebudou deaktivovány.

 

Každá dlaždice tak má i vlastní rozhraní pro DDR5 RAM, linky PCIe 5.0, GPIO, atd. V podstatě jde tak o stejnou sestavu, jakou využívalo už AMD v případě čtyřčipletových serverových EPYC generace Naples, kterým se Intel tehdy posmíval a označoval je za slepence. Nyní má něco podobného, ovšem s tím zásadním rozdílem, že čipy nejsou propojeny v rámci procesorové destičky, ale právě pomocí křemíkových můstků, které budou mít dohromady mnohem vyšší datovou propustnost a měly by procesoru umožnit chovat se téměř tak, jako by byl z jednoho kusu křemíku. Ale tomu se jistě ještě budeme věnovat. 

 

 

Poslední obrázek už ukazuje podrobněji označené rozmístění prvků v jedné dlaždici, a to konkrétně levé horní. Dříve nám přitom neseděl počet procesorových jader, jichž by v jednoduché matici 4x4 mělo být celkem 16, aby Sapphire Rapids celkově disponovaly až 64 jádry a ne 60 či dokonce jen 56. Brzy se ale ukázalo, že jedno "jádro" se od ostatních liší a právě to je tu označeno jako Memory Control Tile, čili paměťový kontroler napojený na 128bitové PHY pro DDR5 (160 bitů včetně ECC), který tak bude zapojený do celé interní sběrnice Mesh Interconnect, která zajistí komunikaci mezi ním a procesorovými jádry. Ta jsou zde v souladu s tím označena rovněž za dlaždice, přičemž samotnou Mesh Interconnect můžeme brát jako kompromisní řešení mezi prstencovým propojením jader a systémem každý s každým. 

 

 

Každý čip-dlaždice tak má k dispozici dva kanály pro DDR5, čili celkově tu máme osm kanálů na celkem 56 jader. Nemá jich být 60, neboť Intel by opravdu měl nabízet Sapphire Rapids maximálně s 56 jádry, což znamená, že bude mít možnost i pro ty nejlepší procesory využít nedokonale vyrobené čipy. Chyba se pak ale samozřejmě musí nacházet zrovna v některém z CPU jader, což ale bude vzhledem k jimi zabrané ploše pravděpodobné. 

 

Nakonec ještě můžeme rozepsat zkratky akcelerátorů: Data-Streaming Accelerator (DSA), QuickAssist Technology (QAT) a DLBoost 2.0 (DLB).

 

Zdroj: Locuza