Kladivo se představuje
22.2.2002, Tomáš Čupr, článek
Řada procesorů AMD Hammer se stane průkopníkem architektury x86-64. Co nového vlastně uživateli přinesou vlajkové lodě ClawHammer a SledgeHammer?
AMD Hammer s novým 64-ti bitovým jádrem jsou novou generací procesorů určené jak pro desktopy (ClawHammer), tak servery (SledgeHammer). Oba tyto procesory jsou vyrobeny 0,13 mikronovou technologií SOI. AMD se pro jejich vývoj rozhodlo na základě analýzy trhu a zjištění, že trh serverových procesorů je velice lukrativní a může firmě přinést miliardy.
Architektura Hammeru vychází z procesorů Athlon a Alpha EV6. To znamená, že Hammery budou stále plnohodnotnými 32-ti bitovými procesory implementující 64-ti bitový kód se schopností plnohodnotně pracovat s jak 32-ti, tak 64-ti bitovými programy. To je činí zpětně kompatibilní a je hlavním rozdílem mezi nimi a špatně se prodávajícími Itanii konkurenčního Intelu. Itanium 32-ti bitový kód pouze emuluje překladem x86 instrukcí na instrukce vlastní (IA64), což má za následek jeho tragickou výkonnost ve 32-ti bitech.
Jak jsem již avizoval v tomto článku, Hammer tento problém řeší přidáním nových osmi univerzálních registrů a rozšířením stávajících osmi na 64 bitů. Do nových procesorů je implementována i podpora SSE2 a bylo přidáno osm nových 128 bitových SSE instrukcí.
Obr. 1 - Instrukce v Hammerech
Velikou předností Hammerů bude jejich kompatibilita se stávajícími 32-ti či dokonce 16-ti bitovými aplikacemi. Nabízí se však otázka, jak je toto v procesoru ošetřeno. Procesor bude pracovat v několika modech. Jako "součastný" procesor se bude chovat v tzv. Legacy modu, kdy bude zajišťovat podporu 32-ti bitovému OS a 32-ti či 16-ti bitové aplikaci. V tomto módu nevyužije vlastně žádný 64-ti bitový registr. Dalším stupněm bude Compatibility mode projektovaný pro 64-ti bitový OS a "staré" 32-ti bitové aplikace. Vrcholem je pak klasický 64-ti bitový mód, který bude obsluhovat 64-ti bitový OS i aplikace.
Oproti svému předchůdci, tedy K7, má Hammer o dvě doby delší pipeline.
Ve stupni Fetch2 se instrukce, která má být spuštěna přesune do dekodéru, což umožní zvýšení frekvence procesoru. Ve stupni Pick je instrukce k tomuto dekódování připravena, což se podobá fázi Align u architektury K7, kde se pokouší procesor zaslat co nejvíce nezávislých instrukcí do exekučních jednotek. V Decode 1 a 2 se získávají informace o instrukcích, ale ty ještě nejsou dekódovány. Opět se zde nabízí analogie s Early Decode u K7. Fáze Pack pak získané informace vyhodnocuje a připracuje přeložení instrukce na tzv. Macro-Ops ve fázi Pack/Decode.
Zajímavé je porovnání pouze dvou odlišných fází v základní integer pipeline u K7 a K8, oproti stoprocentnímu rozšíření P4 a P6 pipeline.
Hammery jsou vybaveny třemi logickými jednotkami ALU, pro celočíselné matematické operace, třemi AGU pro načítaní/ukládání z/do cache a třemi FPU pro operace s plovoucí desetinnou čárkou.
U Hammerů bylo také dosaženo výrazného zvýšení IPC (Instruction per Clock). K tomu přispěly zejména následující faktory:
a) Integrace paměťového kontroléru a NorthBridge
b) Výrazně vylepšená predikce větvení
c) Zvýšené penzum záznamů v TLB
Obr. 2 - Blokový diagram jádra K8
Systém iniciuje čtení z paměti vysláním požadavku přes FSB do NorthBridge, který jej předá paměťovému kontroléru. Nízká propustnost FSB a neúčinnost NorthBridge a jeho paměťového kontroléru zde mohou způsobovat prodlevy. AMD integrovala tento kontrolér přímo do procesoru, čímž dosáhla výrazně nižší latence díky tomu, že požadavky již nemusí procházet přes externí NorthBridge. Předešla tak situaci, kdy je výkon procesoru brzděn komponentami, které mu nestačí. První Hammery budou podporovat buď 64-ti nebo 128 bitový DDR-SDRAM DCT podporující takty 100, 133 a 166 MHz pro paměti DDR200, DDR266 a DDR333. Dalším pozitivem tohoto řešení je, že počet přístupů do paměti stoupá zároveň s taktem procesoru, což je právě umožněno absencí použití FSB.
Tab. 1 - Paměťová propustnost
Hammerův zjednodušený systém tedy používá pouze externí AGP 8x a SouthBridge, k jejichž komunikaci je využíván HyperTransport. Dalším úkolem pro výrobce čipsetů je tedy integrace AGP a SouthBridge do jednoho čipu, což by znamenalo jednodušší a tím pádem i levnější boardy.
Obr. 3 - Komunikace je základ
Pozn.: Informace o čipové sadě AMD-8000 naleznete zde.
Díky delší pipeline musela být vylepšena také predikční jednotka Hammeru.
Obr. 4 - Predikční jednotka
Při pohledu na predikční jednotku Hammeru zjistíme, že se dělí na několik částí. Branch Selectors vybírají, která větev má být použita. Global History Counter sbírá informace o historii vývoje větví. Doposud tedy nic nového, ale Hammer přišel s novou zbraní - BTAC - Branch Target Adress Calculator. Ten v případě potřeby dokáže přesně vypočítat vývoj větve. Tento výpočet sice trvá pět cyklů, ale zvýší se efektivita předpovědi a možnost výběru chybné větve je prakticky vyloučena. Předpovídací jednotka Hammeru je navržena, tak aby byla schopná pracovat i v programech, které nejsou pro tento procesor optimalizovány.
Hammer také přichází se zvýšením počtu záznamů v TLB. U Athlonu XP se jedná o 40 bufferů, Hammer jich má několikanásobně více. Do instrukční L1 cache bylo přidáno 16 nových bufferů (40) a u L2 se jejich počet dokonce zdvojnásobil (512). Přidáním TLB se snižuje latence, což urychluje zejména práci s pamětí.
Výkon procesoru nemalým podílem ovlivňuje také cache. Velikost L1 se od Athlonu neliší a činí 128 KB. Velikost L2 mi zatím není známa, ale vzhledem k tomu, že Hammer přistupuje do paměti přímo, nebude tato cache zřejmě ani nijak veliká. Tomu nasvědčuje i fakt, že plocha procesoru je 104 mm2 a větší cache by se zřejmě ke všem integrovaným možnostem už nevešla.
Nyní se nezbývá než těšit co procesor v reálu předvede a zda bude úspěšný jako Athlon. Podle mého názoru bude mít tvrdou konkurenci na trhu v podobě Pentií 4 Northwood. Otázkou také je, zda se podaří AMD splnit termín, ale vzhledem k tomu, že první vzorky jsou již mezi "lidmi", tak tomu pevně věřím.
Zdroj: Al Electronics
Architektura Hammeru vychází z procesorů Athlon a Alpha EV6. To znamená, že Hammery budou stále plnohodnotnými 32-ti bitovými procesory implementující 64-ti bitový kód se schopností plnohodnotně pracovat s jak 32-ti, tak 64-ti bitovými programy. To je činí zpětně kompatibilní a je hlavním rozdílem mezi nimi a špatně se prodávajícími Itanii konkurenčního Intelu. Itanium 32-ti bitový kód pouze emuluje překladem x86 instrukcí na instrukce vlastní (IA64), což má za následek jeho tragickou výkonnost ve 32-ti bitech.
Jak jsem již avizoval v tomto článku, Hammer tento problém řeší přidáním nových osmi univerzálních registrů a rozšířením stávajících osmi na 64 bitů. Do nových procesorů je implementována i podpora SSE2 a bylo přidáno osm nových 128 bitových SSE instrukcí.
Obr. 1 - Instrukce v Hammerech
Velikou předností Hammerů bude jejich kompatibilita se stávajícími 32-ti či dokonce 16-ti bitovými aplikacemi. Nabízí se však otázka, jak je toto v procesoru ošetřeno. Procesor bude pracovat v několika modech. Jako "součastný" procesor se bude chovat v tzv. Legacy modu, kdy bude zajišťovat podporu 32-ti bitovému OS a 32-ti či 16-ti bitové aplikaci. V tomto módu nevyužije vlastně žádný 64-ti bitový registr. Dalším stupněm bude Compatibility mode projektovaný pro 64-ti bitový OS a "staré" 32-ti bitové aplikace. Vrcholem je pak klasický 64-ti bitový mód, který bude obsluhovat 64-ti bitový OS i aplikace.
Oproti svému předchůdci, tedy K7, má Hammer o dvě doby delší pipeline.
Ve stupni Fetch2 se instrukce, která má být spuštěna přesune do dekodéru, což umožní zvýšení frekvence procesoru. Ve stupni Pick je instrukce k tomuto dekódování připravena, což se podobá fázi Align u architektury K7, kde se pokouší procesor zaslat co nejvíce nezávislých instrukcí do exekučních jednotek. V Decode 1 a 2 se získávají informace o instrukcích, ale ty ještě nejsou dekódovány. Opět se zde nabízí analogie s Early Decode u K7. Fáze Pack pak získané informace vyhodnocuje a připracuje přeložení instrukce na tzv. Macro-Ops ve fázi Pack/Decode.
Zajímavé je porovnání pouze dvou odlišných fází v základní integer pipeline u K7 a K8, oproti stoprocentnímu rozšíření P4 a P6 pipeline.
Hammery jsou vybaveny třemi logickými jednotkami ALU, pro celočíselné matematické operace, třemi AGU pro načítaní/ukládání z/do cache a třemi FPU pro operace s plovoucí desetinnou čárkou.
U Hammerů bylo také dosaženo výrazného zvýšení IPC (Instruction per Clock). K tomu přispěly zejména následující faktory:
a) Integrace paměťového kontroléru a NorthBridge
b) Výrazně vylepšená predikce větvení
c) Zvýšené penzum záznamů v TLB
Obr. 2 - Blokový diagram jádra K8
Systém iniciuje čtení z paměti vysláním požadavku přes FSB do NorthBridge, který jej předá paměťovému kontroléru. Nízká propustnost FSB a neúčinnost NorthBridge a jeho paměťového kontroléru zde mohou způsobovat prodlevy. AMD integrovala tento kontrolér přímo do procesoru, čímž dosáhla výrazně nižší latence díky tomu, že požadavky již nemusí procházet přes externí NorthBridge. Předešla tak situaci, kdy je výkon procesoru brzděn komponentami, které mu nestačí. První Hammery budou podporovat buď 64-ti nebo 128 bitový DDR-SDRAM DCT podporující takty 100, 133 a 166 MHz pro paměti DDR200, DDR266 a DDR333. Dalším pozitivem tohoto řešení je, že počet přístupů do paměti stoupá zároveň s taktem procesoru, což je právě umožněno absencí použití FSB.
Tab. 1 - Paměťová propustnost
Hammerův zjednodušený systém tedy používá pouze externí AGP 8x a SouthBridge, k jejichž komunikaci je využíván HyperTransport. Dalším úkolem pro výrobce čipsetů je tedy integrace AGP a SouthBridge do jednoho čipu, což by znamenalo jednodušší a tím pádem i levnější boardy.
Obr. 3 - Komunikace je základ
Pozn.: Informace o čipové sadě AMD-8000 naleznete zde.
Díky delší pipeline musela být vylepšena také predikční jednotka Hammeru.
Obr. 4 - Predikční jednotka
Při pohledu na predikční jednotku Hammeru zjistíme, že se dělí na několik částí. Branch Selectors vybírají, která větev má být použita. Global History Counter sbírá informace o historii vývoje větví. Doposud tedy nic nového, ale Hammer přišel s novou zbraní - BTAC - Branch Target Adress Calculator. Ten v případě potřeby dokáže přesně vypočítat vývoj větve. Tento výpočet sice trvá pět cyklů, ale zvýší se efektivita předpovědi a možnost výběru chybné větve je prakticky vyloučena. Předpovídací jednotka Hammeru je navržena, tak aby byla schopná pracovat i v programech, které nejsou pro tento procesor optimalizovány.
Hammer také přichází se zvýšením počtu záznamů v TLB. U Athlonu XP se jedná o 40 bufferů, Hammer jich má několikanásobně více. Do instrukční L1 cache bylo přidáno 16 nových bufferů (40) a u L2 se jejich počet dokonce zdvojnásobil (512). Přidáním TLB se snižuje latence, což urychluje zejména práci s pamětí.
Výkon procesoru nemalým podílem ovlivňuje také cache. Velikost L1 se od Athlonu neliší a činí 128 KB. Velikost L2 mi zatím není známa, ale vzhledem k tomu, že Hammer přistupuje do paměti přímo, nebude tato cache zřejmě ani nijak veliká. Tomu nasvědčuje i fakt, že plocha procesoru je 104 mm2 a větší cache by se zřejmě ke všem integrovaným možnostem už nevešla.
Nyní se nezbývá než těšit co procesor v reálu předvede a zda bude úspěšný jako Athlon. Podle mého názoru bude mít tvrdou konkurenci na trhu v podobě Pentií 4 Northwood. Otázkou také je, zda se podaří AMD splnit termín, ale vzhledem k tomu, že první vzorky jsou již mezi "lidmi", tak tomu pevně věřím.
Zdroj: Al Electronics
.webp)
