Nabídne Zen 3 o 10 až 15 % vyšší výkon na takt a 32 MB L3 cache na CCX?

Zatím tak k těmto informacím budeme přistupovat obezřetně, ovšem na druhou stranu dobře víme, že AMD chce nabídnout vyšší výkon na takt a také že chce přepracovat systém cache, takže bychom skutečně mohli očekávat zvýšení výkonu na takt o deset až patnáct procent a také překopání L3 cache, jak uvádí na Adored.tv. 

 

 

Jak ale ukazuje tento obrázek, v případě L3 cache to může znamenat prostě jen to, že klasická podoba CCX zmizí, čili už tu v jednom čipletu nebudou dva čtyřjádrové komplexy s vlastní porcí L3 cache. Zbyde jeden osmijádrový s jednotnou L3 cache, díky čemuž bude celá architektura z pohledu přístupu jader k paměti jednodušší a potenciálně výkonnější. Ostatně ono samo o sobě stačí to, že v případě více než 8jádrových procesorů Ryzen/Threadripper/EPYC jsou i tak části paměti L3 cache přímo přístupné jen některým jádrům a nyní by alespoň odpadlo i rozdělení v rámci čipletů. Ale o této možnosti jsme ostatně už věděli, respektive s ní nyní už spíše počítáme. 

 

Dříve se ale také mluvilo o tom, že Zen 3 bude podporovat SMT4, čili čtyřcestné SMT, kde se jedno fyzické jádro bude chovat jako čtyři logická. Ale to už bylo dříve označováno za falešnou informaci a platí to i nyní, takže SMT zůstane ve staré podobě se dvěma logickými jádry na jedno fyzické. 

 

Krom osmijádrových CCX ale máme očekávat vyšší turbo takty díky optimalizovanému výrobnímu procesu. Nepůjde přitom rovnou o 7nm+ s EUV, ale spíše o vylepšený původní 7nm proces firmy TSMC, možná přímo na míru potřebám AMD. Kapacita L3 cache v jednom čipletu se zastaví na 32 MB, takže nevzroste na 48 nebo dokonce 64 MB, jak se někdy udávalo a dále se mluví o nových instrukcích (AVX 512 však asi až v Zen 4) a obecně vyšší efektivitě (výkon/spotřeba). Nevýhodou jednotné L3 cache pro osm jader pak má být celkově o trošinku vyšší latence, ale právě to bude více než vyrovnáno právě jejím sjednocením a celkově vyrovnanějším přístupem k paměti. 

 

Aktuálně má mít AMD také k dispozici procesory Milan (3. generace EPYC) revize A0 a v září se mohou laboratoře této firmy těšit na testování revize B0, kde již bude funkční i SMT, které A0 nemají. To znamená, že můžeme skutečně vyhlížet nejdříve konec roku 2020 jako počátek éry Zenu 3, ovšem to mluvíme o serverových EPYC. Desktopové procesory Ryzen 4000 by mohly dorazit dříve.