TSMC se chlubí nízkou defektností procesu N5 oproti N7
27.8.2020, Jan Vítek, aktualita
Moderní produkce firmy AMD už v podstatě celá závisí na 7nm procesu společnosti TSMC a my se můžeme těšit na to, že jako další bude následovat 5nm proces N5. Výroba pomocí něj byla přitom už odstartována, takže jak je na tom?
Vypadá to, že na procesu N5 bude záviset jak společnost AMD, tak částečně i Intel, který jej chce využít jako alternativu svého opožděného 7nm procesu. Nebude to ale hned. V případě AMD nás v případě CPU Ryzen čeká ještě 7nm generace Vermeer a v příštím roce nejspíše ještě generace Warhol, která by měla být také 7nm a založená na Zen 3. Takže to vypadá, že s 5nm produkty firmy AMD se běžný uživatel setká až v roce 2022, čili dva roky poté, co TSMC odstartovalo produkci ve velkém. Samozřejmě ale nemusí jít o ten samý 5nm proces, ale o jeho vylepšenou verzi (mluví se o N5P jako Performance). Co se týče NVIDIE, tu se nesnažíme ignorovat, jen v jejím případě by to bylo věštění z koule.
Jak tedy aktuálně vypadá stav výroby pomocí procesu N5? Je třeba připomenout, že ten už na rozdíl od N7 využívá technologii EUVL, kterou bylo sice těžké uvést do výroby, ale to neznamená, že právě výroba s ní bude obtížnější. Právě naopak, má být snazší než s využitím DUV a nutných berliček, jako je multipatterning.
Jednoduše řečeno, díky EUV se může snížit počet kroků ve výrobě, a to i ze čtyř na jeden. A právě díky tomu je tu potenciál ke snížení počtu defektů, čili ke zvýšení výtěžnosti. Co ukazují grafy?
Proces N5 tak zajistí o 15 % vyšší výkon, či o 30 % nižší spotřebu a k tomu 1,8násobek hustoty tranzistorů oproti N7. A jak ukazuje graf firmy TSMC, prozatím je defektnost procesu N5 oproti N7 také nižší, i když postupem času se oba procesy k sobě v tomto ohledu přibližují. Jaká je ale projekce do budoucna?
Tu ukazuje druhý graf, kde je i proces N10, na jehož úroveň by se N5 měl dostat během druhého kvartálu od začátku masové výroby, přičemž po celou dobu by na tom měl být lépe než 7nm proces N7 a to je jistě dobrá zpráva pro AMD, Intel či jiné firmy i pro nás jako koncové zákazníky.
Druhý graf už ale na vertikální ose ukazuje konkrétní údaje o Defect Density (D0). Jde o počet defektů na čtverečný centimetr, přičemž N5 je už nyní v podstatě na úrovni procesů N10 a N7 po roce od začátku masové výroby. Jde o hodnotu D0 0,1/cm2. Pokud tak budeme počítat s tím, že 300mm wafer pokrývají čipy o velikosti zhruba 700 cm2, jde pouze o 70 defektů na celý wafer.
Dle konkrétních údajů je defektnost N5 na 0,10 až 0,11/cm2, přičemž TSMC předpokládá, že už během tohoto kvartálu klesne pod 0,1.
